Исследование логических П/П интегральных схем (ИС) для формирования управляющих сигналов

Вход си к (У к о к о - ' к Выход ( Ю На вход подать сигнал с генератора 1 выходной сигнал подать на вертикальный вход осциллографа сигнал с генератора 2 подать на синхронизирующий вход. По экрану осциллографа определить задержку выходного сигнала относительно входного. Значение измеренной задержки разделить на 4. Это и будет средняя задержка одной схемы 2И-НЕ. На лабораторном стенде собрать схему. Вход к к Выход <К) На вход подать сигнал с генератора 1 выходной сигнал подать на вертикальный вход осциллографа сигнал с генератора 2 подать на синронизирующий вход. По экрану осциллографа определить длительность выходного импульса, которая равна времени задержки в сумме трех первых логических элементов. Количество входных инверторов, соединенных последовательно должно быть * , нечетным, а длительность выходного импульса Т—1 Тзад., где i-количество инверторов, Тзад-время задержки сигнала в одном инверторе. Оформить отчет. Контрольные вопросы. 1.Что такое уровень О и 1 в схеме КМОП логики 561ЛА7 ? 2.Что такое время задержки, от чего оно зависит ? З.Что такое коэффициент усиления для логической схемы ? 4.Что такое коэффициент разветвления по выходу? 3